Tema 3: Unidad de Entrada/Salida

1. El problema que resuelve la unidad de E/S

Un computador tiene que comunicarse con el exterior: leer un teclado, escribir en pantalla, leer y guardar en disco, enviar datos por la red. La unidad o sistema de entrada/salida (E/S) articula esa comunicación entre la CPU, la memoria principal y los periféricos.

Su diseño es crítico para el rendimiento porque, en casi todas las aplicaciones reales, el sistema pasa una parte muy grande del tiempo moviendo datos hacia y desde los periféricos. Hay dos dificultades de fondo:

Todo el tema es una respuesta progresiva a una pregunta: ¿cómo hacer que la CPU dedique el menor tiempo posible a la E/S?

2. Clasificación de las técnicas de E/S

Las técnicas se distinguen por el papel de la CPU durante la transferencia.

flowchart LR
    A["E/S por programa<br/>la CPU lo hace todo"] --> B["Interrupciones<br/>sin espera activa"]
    B --> C["DMA<br/>la CPU no copia datos"]
    C --> D["Procesadores de E/S<br/>gestión autónoma"]
    D --> E["Dispositivos dedicados<br/>procesan los datos"]

Las técnicas no son excluyentes: son una progresión histórica. Cada paso libera más a la CPU, pero exige un hardware de control más sofisticado. Es el compromiso habitual en ingeniería entre sencillez y rendimiento.

3. Periféricos y controladores de E/S

3.1 Por qué no se conectan los periféricos directamente al bus

Un periférico es cualquier dispositivo externo a la CPU y a la memoria principal capaz de intercambiar información con el sistema. Conectarlos directamente al bus es inviable: el bus tendría que trabajar al ritmo del dispositivo más lento.

Por eso entre cada periférico y el bus se coloca un controlador de E/S, que adapta las señales y los ritmos del dispositivo a los del bus.

3.2 Estructura del controlador

flowchart LR
    BUS["Bus del sistema<br/>direcciones, datos, control"] <--> IF1["Interfaz con el bus"]
    subgraph CTRL ["Controlador de E/S"]
        IF1 <--> RD["Registro de datos (RD)"]
        IF1 <--> RE["Registro de estado / control (RE)"]
        RD <--> LOG["Lógica de interfaz<br/>específica del dispositivo"]
        RE <--> LOG
    end
    LOG <--> DEV["Periférico"]

Los registros internos a través de los que la CPU habla con el controlador se llaman puertos del controlador. Los dos básicos son:

3.3 Funciones del controlador

3.4 Organización del espacio de direcciones de E/S

Para que la CPU llegue a los controladores hay que decidir cómo encaja su espacio de direcciones con el de la memoria. Hay tres formas.

flowchart TB
    subgraph A ["1. E/S localizada en memoria"]
        CPU1["CPU"] --- B1["Bus común<br/>Leer / Escribir comunes"] --- M1["Memoria"] & E1["E/S"]
    end
    subgraph B ["2. E/S aislada"]
        CPU2["CPU"] --- B2["Bus común<br/>Leer/Escribir M y Leer/Escribir E/S separadas"] --- M2["Memoria"] & E2["E/S"]
    end
    subgraph C ["3. Buses independientes"]
        CPU3["CPU"] --- BM["Bus de memoria"] --- M3["Memoria"]
        CPU3 --- BE["Bus de E/S"] --- E3["Canales / PE/S"]
    end

1) E/S localizada (mapeada) en memoria. Un único espacio de direcciones con las mismas señales de lectura y escritura. Con $n$ líneas de dirección, las $2^n$ direcciones se reparten:

$N_D = 2^n = N_{DM} + N_{DP}$

2) E/S aislada (mapeada en puertos). Bus común, pero con líneas de control distintas para memoria y para E/S. Los espacios están separados y cada uno puede tener hasta $2^n$ direcciones:

$N_{DM} = N_{DP} = 2^n$

3) Buses independientes. Dos o más buses físicamente separados. Es típico de sistemas con canales o procesadores de E/S y lo más común hoy. Puede usar instrucciones separadas por canal, o un único espacio de direcciones que la lógica de la CPU redirige al canal adecuado.

El número máximo de periféricos es el espacio de E/S dividido entre las direcciones que ocupa cada uno:

$N_{\text{periféricos}} = \frac{N_{DP}}{\text{direcciones por periférico}}$

4. E/S controlada por programa

4.1 Funcionamiento

La CPU ejecuta un programa que controla de forma directa y exclusiva la operación. Para cada transferencia hace tres tareas:

1. Comprobar el estado del dispositivo leyendo el RE.
2. Enviar la orden de lectura o escritura al controlador.
3. Transferir el dato entre el RD y la CPU (o la memoria).

Lo característico es que el computador adapta su ritmo al del periférico mediante el propio programa.

4.2 Espera activa

Como el periférico es lento, la CPU espera en un bucle de espera (espera activa): lee repetidamente el RE hasta que el dato está listo. Mientras tanto no puede hacer nada más.

flowchart TD
    A["Leer registro de estado RE"] --> B{"¿Dato preparado?"}
    B -->|No| A
    B -->|Sí| C["Leer registro de datos RD"]
    C --> D["Escribir el dato en memoria"]
    D --> E{"¿Quedan datos?"}
    E -->|Sí| A
    E -->|No| F["Fin"]

4.3 El ejemplo de referencia del tema

Los ejemplos 3.4 y 3.5 definen un computador que se reutiliza con todas las técnicas. Conviene tenerlo claro porque permite compararlas.

4.4 Ventajas e inconvenientes

5. E/S mediante interrupciones

5.1 Idea y concepto de interrupción

Se elimina el bucle de espera: la CPU emite la orden y sigue con otros programas. Cuando el dispositivo está preparado, el controlador avisa con una interrupción.

Una interrupción es una señal que advierte al procesador de que ha ocurrido un evento que requiere su atención. En un bus paralelo se usan dos líneas:

En buses serie se usan mensajes de interrupción (apartado 5.10).

5.2 Tipos de interrupción

La diferencia entre excepción y trampa: ambas son síncronas, pero la trampa es intencionada y la excepción no.

5.3 Ciclo de atención de una interrupción

flowchart TD
    S1["1. Sistema de interrupciones activado<br/>la CPU acepta peticiones"] --> S2["2. El controlador activa PI = 1<br/>(o envía un mensaje en bus serie)"]
    S2 --> S3["3. La CPU suspende el programa<br/>y salva el contexto (PC y registros)"]
    S3 --> S4["4. Inhibe interrupciones, eleva el privilegio<br/>y empieza a ejecutar la RSI"]
    S4 --> S5["5. Confirma: RI = 1<br/>el controlador baja PI = 0"]
    S5 --> S6["6. Al acabar la RSI<br/>reactiva las interrupciones"]
    S6 --> S7["7. Restaura privilegio y contexto<br/>y reanuda el programa donde se paró"]

El propósito del ciclo es que la interrupción sea transparente para el programa interrumpido: al restaurar su contexto continúa como si nada hubiera pasado, salvo el tiempo de CPU consumido.

5.4 Rutina de servicio de interrupción (RSI)

La RSI es el programa que se ejecuta al atender la interrupción. Normalmente forma parte del sistema operativo y se ejecuta en modo núcleo, con privilegios para acceder al hardware. En E/S, la RSI hace la transferencia efectiva de los datos y trata posibles errores. Termina con una instrucción de retorno de interrupción, que restaura contexto y privilegios.

Programa  ████████░░░░░░░░░░░░░░░░░░░████████
Cambio ctx        ▓▓▓            ▓▓▓
RSI                  █████████████
          ──T0────T1───────────T2────T3──────▶ t
          Para el programa, entre T0 y T3 "no ha pasado nada"

5.5 Interrupciones múltiples: anidables o no

t     0  1  2  3  4  5  6  7  8  9 10 11 12
PI3   [ ███████ ]
PI4            [ ███████ ]
PI2                     [ ███████ ]
PI1                              [ ███████ ]

t     0  1  2  3  4  5  6  7  8  9 10 11 12
PI3   [██]          [█████]
PI4      [ ███████ ]
PI2                        [ ███████ ]
PI1                                 [ ███████ ]

5.6 Líneas de interrupción y controlador de interrupciones (PIC)

Funciones del PIC (Programmable Interrupt Controller):

1. Identificar la fuente de la interrupción.
2. Establecer las prioridades de cada periférico.
3. Activar o desactivar selectivamente las peticiones.
4. Enviar a la CPU la petición y la información del periférico que debe atenderse.

5.7 Prioridades y enmascaramiento

Las prioridades existen porque algunos dispositivos necesitan respuesta más rápida que otros, y porque permiten proteger una RSI frente a interrupciones que la corromperían (por ejemplo, que se interrumpa a sí misma).

Enmascarar (bloquear, inhibir, deshabilitar) una interrupción significa que, aunque llegue la petición, no se atiende hasta desbloquearla. Desenmascarar es permitirla.

Enmascaramiento individual

Hay un registro de máscara $M$ con un bit $M_j$ por línea $PI_j$. Convenio del libro: $M_j = 1$ permitida, $M_j = 0$ bloqueada.

$RE_j = PI_j \cdot M_j \qquad\qquad PI = RE_1 + RE_2 + \cdots + RE_n$

flowchart LR
    P1["PI1"] --> A1(("AND"))
    M1["M1"] --> A1
    P2["PI2"] --> A2(("AND"))
    M2["M2"] --> A2
    Pn["PIn"] --> An(("AND"))
    Mn["Mn"] --> An
    A1 -->|RE1| OR(("OR"))
    A2 -->|RE2| OR
    An -->|REn| OR
    OR -->|PI| CPU["CPU"]

Cada petición pasa por una puerta AND con su bit de máscara; una OR junta todo en la señal única PI hacia la CPU. Entre las permitidas, se atiende la de mayor prioridad.

Enmascaramiento por nivel

Un codificador de prioridad asigna a cada línea un nivel numérico $C$. La CPU fija un nivel de prioridad de ejecución $A$, modificable con instrucciones especiales. Regla:

$\text{Se atiende la interrupción si y solo si } C > A \quad \text{(estrictamente mayor)}$

Es muy cómodo para anidar: al entrar en una RSI se eleva $A$ a su propio nivel, y así se bloquean automáticamente todas las de nivel igual o inferior (incluida ella misma), sin tocar bits uno a uno. Al salir, se restaura el $A$ anterior.

En la práctica muchos procesadores combinan ambos: niveles para decidir el anidamiento y máscaras individuales para identificar la fuente.

5.8 Identificación de la fuente

• Con múltiples líneas: trivial. El controlador indica la línea; ese identificador se llama vector de interrupción, y el SO tiene una tabla de vectores que apunta a cada RSI.
• Con línea compartida: lo habitual es la identificación por encuesta. Un programa interroga uno a uno a los controladores (leyendo su RE) hasta encontrar quién interrumpió. Puede hacerlo la CPU o el controlador de interrupciones.

flowchart TD
    A["PI activada"] --> B{"¿Periférico 1?"}
    B -->|Sí| R1["RSI del periférico 1"]
    B -->|No| C{"¿Periférico 2?"}
    C -->|Sí| R2["RSI del periférico 2"]
    C -->|No| D{"..."}
    D --> N{"¿Periférico n?"}
    N -->|Sí| Rn["RSI del periférico n"]

5.9 Coste de una interrupción

Cada interrupción consume el tiempo de reconocimiento y el de la RSI:

$t_I = t_{RI} + t_{SI}$

Si cada interrupción transfiere $B$ bytes, el ancho de banda máximo es $B / t_I$. A la inversa, fijado un ancho de banda se puede calcular cuántas instrucciones puede tener la RSI.

5.10 Interrupciones señaladas por mensaje (MSI)

En buses serie como PCIe ya no hay líneas físicas de interrupción. Hay dos opciones: emular las líneas (modo de compatibilidad) o usar MSI (Message Signaled Interrupts):

sequenceDiagram
    participant SO as Sistema operativo
    participant D as Dispositivo PCIe
    participant RC as Root Complex
    participant LAPIC as Controlador de interrupciones (LAPIC)
    SO->>D: Arranque: escribe en la capability MSI la dirección del LAPIC y el número de vector
    D->>RC: Para interrumpir: escritura posteada con esa dirección y ese dato
    RC->>LAPIC: Entrega el mensaje
    LAPIC->>LAPIC: Aplica máscaras y prioridades
    LAPIC-->>SO: Interrupción a la CPU con el vector de la fuente

• Ventaja principal: cada fuente tiene su propio vector, así que el mensaje identifica directamente la fuente. Se obtienen las ventajas de las múltiples líneas sin cableado adicional.
• El controlador de interrupciones, el cambio de contexto y la RSI siguen existiendo.
• MSI-X añade máscara por vector en el propio dispositivo.
• Orden de llegada: al ser una escritura posteada, la interrupción no adelanta a las escrituras anteriores del mismo dispositivo por el mismo canal.
• Moderación o coalescencia: los dispositivos rápidos fusionan varios eventos en una sola interrupción para reducir la sobrecarga.

5.11 Ventajas e inconvenientes

6. Acceso directo a memoria (DMA)

6.1 Motivación

Con bloques grandes (discos, red, almacenamiento masivo) hace falta mover datos rápido sin cargar a la CPU.

6.2 Concepto y controlador de DMA

El DMA añade un módulo hardware conectado al bus que transfiere un bloque completo entre periférico y memoria, palabra a palabra, sin que la CPU intervenga en cada dato. La CPU solo configura la transferencia y trata su final.

flowchart LR
    subgraph DMA ["Controlador de DMA"]
        CP["Contador de palabras<br/>(se decrementa)"]
        DM["Registro de dirección de memoria<br/>(se incrementa)"]
        DP["Registro de dirección del periférico"]
        RDAT["Registro de datos"]
        UC["Unidad de control"]
    end
    CPU["CPU"] -- "petición de DMA / reconocimiento de DMA / interrupción" --- UC
    DMA <--> BUS["Bus del sistema"] <--> MEM["Memoria principal"]
    DMA <--> CES["Controlador de E/S"] <--> PER["Periférico"]

6.3 Pasos de una transferencia por DMA

sequenceDiagram
    participant CPU
    participant DMA as Controlador DMA
    participant MEM as Memoria
    CPU->>DMA: 1. Inicializa: dirección de memoria, dirección del periférico, contador
    DMA->>CPU: 2. Petición de DMA
    CPU-->>DMA: En el siguiente punto de ruptura cede el bus: reconocimiento de DMA
    loop 3. Por cada palabra
        DMA->>MEM: Transfiere la palabra, decrementa el contador e incrementa la dirección
    end
    Note over DMA,CPU: 4. Si el periférico no está listo y el contador no es 0, devuelve el bus temporalmente
    DMA->>CPU: 5. Contador = 0: libera el bus e interrumpe

Clave: cuando la CPU cede el bus en un punto de ruptura no hay cambio de contexto. Simplemente detiene sus accesos a memoria y continúa al recuperar el bus. La CPU solo trabaja activamente al principio y al final:

$T_{DMA} = T_{DMA}(\text{inicio}) + T_{DMA}(\text{bus}) + T_{DMA}(\text{final})$

6.4 Arbitraje del bus y puntos de ruptura

El bus solo puede tenerlo un dispositivo a la vez, así que hace falta arbitraje. La CPU no cede el bus en cualquier momento, sino en puntos de ruptura de DMA, situados entre las fases del ciclo de instrucción. Hay también puntos de ruptura de interrupción, donde la CPU comprueba si hay interrupciones pendientes.

Ciclo de instrucción:
 | Búsqueda | Decodificación | Búsqueda operandos | Ejecución | Almacenar resultado |
            ^                ^                    ^           ^                     ^
            puntos de ruptura de DMA (entre fases)     punto de ruptura de interrupción (al final)

La CPU solo queda detenida si necesita la memoria: si sus datos e instrucciones están en caché, sigue trabajando aunque haya DMA en curso.

6.5 Estrategias de DMA

                      CPU                        Bus usado por el DMA
Ráfagas con parada    ███████░░░░░░░░░░░███████   ░░░░░░░█████████████░░░░░░
Robo de ciclos        █████░█████░█████░█████░   ░░░░░█░░░░░█░░░░░█░░░░░█
Transparente          ████████████████████████   ░█░░█░░█░░█░░█░░█░░█░░█░
Ráfagas sin parada    ████████████████████████   ░░░░░░░█████████████░░░░░░
                      (█ = trabajando)            (█ = transfiriendo)

Las tres estrategias clásicas son un compromiso: cuanto más tiempo retiene el DMA el bus en cada intervención, más rápida es la transferencia y más se penaliza a la CPU.

Por qué las ráfagas son imprescindibles hoy. La luz es "lenta" a escala de un computador moderno: si cada transferencia exige ida y vuelta de señales de confirmación, el tiempo de propagación domina.

6.6 Coherencia de caché con DMA

La CPU accede a la memoria a través de la caché, pero el DMA va directo a memoria principal. Un mismo dato puede tener dos valores distintos: es un problema de incoherencia.

flowchart TD
    Q{"¿El hardware garantiza<br/>coherencia de E/S?"}
    Q -->|Sí| H["Soluciones hardware"]
    H --> H1["Espionaje del bus (snooping):<br/>la caché observa el bus e invalida, actualiza<br/>o suministra el dato"]
    H --> H2["Coherencia en el interconector:<br/>x86 con PCIe (root complex), ARM con ACE/CHI"]
    Q -->|No| S["Soluciones software (driver)"]
    S --> S1["Limpieza (clean/flush) antes de que el DMA lea"]
    S --> S2["Invalidación antes de que la CPU lea lo que escribió el DMA"]
    S --> S3["Regiones de memoria no cacheables"]

Las soluciones hardware hacen la coherencia transparente al software, a costa de más complejidad y tráfico de consultas (snoops), que afecta a latencia y consumo.

6.7 Ventajas e inconvenientes del DMA

7. Procesadores de E/S (PE/S)

7.1 Motivación y concepto

Incluso con DMA, la CPU inicializa cada transferencia y atiende cada interrupción final. Con muchos periféricos o gestiones complejas, esa carga residual se acumula. Además, el DMA sigue usando el bus del sistema.

Un canal o procesador de E/S (PE/S) es un módulo que libera casi por completo a la CPU. Tiene memoria local propia y puede tener un repertorio de instrucciones propio orientado a E/S: es, en la práctica, un computador especializado dentro del computador.

Se comunica con tres elementos usando una técnica distinta con cada uno:

7.2 Arquitectura

flowchart TB
    CPU["CPU"] --- BS["Bus del sistema"]
    MP["Memoria principal"] --- BS
    BS --- PES1["PE/S 1"]
    BS --- PES2["PE/S 2"]
    BS --- PESn["PE/S n"]
    PES1 --- BES1["Bus de E/S 1"]
    BES1 --- C11["Controlador E/S"] & C12["Controlador E/S"]
    PES2 --- BES2["Bus de E/S 2"]
    BES2 --- C21["Controlador E/S"] & C22["Controlador E/S"]

Dos niveles de buses: el bus del sistema (CPU, memoria, PE/S) y un bus de E/S por cada PE/S. La gestión detallada de cada dispositivo queda aislada de la CPU y del bus del sistema.

7.3 Canal selector y canal multiplexor

En ambos, el tiempo para transferir un byte lo marca el más lento entre el bus y el canal:

$t_{canal} = \frac{1\text{ B}}{v_T(\text{canal})} \qquad t_T = \max\{t_{bus},\ t_{canal}\} \qquad P = \frac{t_{bus}}{t_T} \cdot 100\ \%$

Si $t_{bus} \geq t_{canal}$, entonces $P = 100\ \%$: el bus está saturado y la velocidad la limita el bus ($1\text{ B}/t_{bus}$), no el canal.

7.4 Ventajas e inconvenientes

8. E/S de gráficos

La salida de vídeo es un dispositivo especialmente exigente por el ancho de banda necesario para refrescar la pantalla. Además, las GPU son clave en inteligencia artificial.

8.1 Gráficos gestionados por la CPU

En los primeros PC, la salida gráfica era E/S mapeada en memoria: una región, el framebuffer (memoria de vídeo), formaba parte del mapa de direcciones de la CPU. Un controlador de vídeo sencillo (CRTC 6845, ULA del Spectrum) la recorría sincronizado con el barrido del monitor y la convertía en señal de vídeo.

• Todo el dibujo lo hacía la CPU, con instrucciones normales de memoria (E/S controlada por programa), byte a byte.
• Modos de texto: la CPU escribía un código de carácter y un byte de atributo (color); una ROM generadora de caracteres lo convertía en la matriz de puntos, ahorrando memoria y trabajo.
• Problema: CPU y controlador compartían memoria y bus, lo que provocaba esperas de la CPU ("contención" del Spectrum) o parpadeos ("nieve" de la CGA) si se escribía durante el barrido.
• Solución: el controlador avisaba con una interrupción al terminar el barrido vertical, el momento seguro para modificar la imagen.

Al crecer la resolución, el ancho de banda y el uso de CPU se vuelven insostenibles.

8.2 Gráficos gestionados por la GPU

Con VGA y los aceleradores 2D y 3D, la CPU deja de generar píxeles y envía instrucciones a un dispositivo dedicado. La tarjeta gráfica tiene un procesador gráfico (GPU) y su propia memoria muy rápida (VRAM, hoy GDDR o HBM, con muchos canales simultáneos). CPU y GPU ya no compiten por el bus de memoria principal, y el refresco no afecta al resto del sistema.

flowchart LR
    subgraph TG ["Tarjeta gráfica"]
        GPU["Procesador de comandos"] --> CORES["Miles de núcleos"]
        CORES <--> VRAM["VRAM (GDDR/HBM)"]
        VRAM --> FB["Framebuffer"]
        FB --> DE["Display Engine"]
    end
    CPU["CPU<br/>driver: lista de instrucciones"] -->|"PCIe: órdenes y datos"| GPU
    RAM["Memoria RAM<br/>texturas, geometría, pesos"] -->|"la GPU lee directamente"| VRAM
    SSD["SSD NVMe"] -.->|"en algunas GPU"| VRAM
    DE -->|"HDMI / DisplayPort"| MON["Monitor"]

Funcionamiento:

1. La CPU envía datos a la GPU por un bus dedicado de alta velocidad (PCIe), o los deja en la RAM.
2. El driver crea una lista de instrucciones; la GPU expone registros donde la CPU indica que hay trabajo.
3. La GPU lee de la RAM lo que necesita (texturas, geometría, variables de IA) y lo copia a la VRAM. Algunas incluso leen directamente de un SSD NVMe.
4. El procesador de comandos reparte el trabajo entre miles de núcleos. Cada núcleo no es más rápido que la CPU, pero hay muchísimos: son mucho más rápidos en tareas paralelizables. La VRAM supera el terabyte por segundo.
5. Los núcleos escriben los píxeles en el framebuffer de la VRAM y el Display Engine los convierte en señal de vídeo por HDMI o DisplayPort.

Las GPU se usan hoy para cualquier cálculo paralelizable, en especial el cálculo de tensores en IA: leen pesos y datos de entrenamiento de la RAM o del disco, hacen inferencia o entrenamiento y devuelven los resultados a la RAM en lugar de a la pantalla.

9. Comparación final de las técnicas

Resultados del computador de referencia (CPU a 4 GHz, disco de 4 ms de búsqueda y 600 MiB/s):

Lecturas de la tabla:

• Pasar de programa a interrupciones libera la CPU, pero en ráfagas largas la transferencia es más lenta por los cambios de contexto.
• El DMA no acelera la transferencia: reduce el trabajo de CPU (un 33.6 % menos que con interrupciones en la ráfaga).
• El PE/S es el único que se acerca a la velocidad del dispositivo, porque inicia la operación una sola vez y usa buses separados.
• Los dispositivos dedicados (GPU) no solo transfieren: procesan, y reducen el uso de CPU de forma drástica.

Errores comunes de examen

Test de autoevaluación

1. Un computador tiene 22 líneas de dirección, una memoria de 2 Mi unidades direccionables y usa E/S localizada en memoria. Si cada periférico ocupa 8 direcciones, ¿cuántos periféricos caben como máximo?

2. El mismo computador usa ahora E/S aislada con 22 líneas. ¿Cuántos periféricos de 8 direcciones caben?

3. Prioridad PI1 > PI2 > ... > PI8, enmascaramiento individual con MSB = PI1 y 1 = permitida. La máscara vale $6C_{16}$ y llegan a la vez PI1, PI4 y PI5. ¿Cuál se atiende?

4. Prioridad PI3 > PI2 > PI1, cada RSI dura 2 ut. Llegan PI1 en t = 0, PI2 en t = 1 y PI3 en t = 1.5. Indica cuándo termina cada RSI sin anidamiento y con anidamiento.

5. El reloj interrumpe 500 veces por segundo. Cada interrupción tiene dos cambios de contexto de 1 µs y una RSI de 3 µs. ¿Cuál es la sobrecarga?

6. Un disco transfiere 512 B por interrupción, con $t_{RI} = 40$ ns y una RSI de 160 ns. ¿Qué ancho de banda máximo se alcanza?

7. Un canal multiplexor controla 3 dispositivos de 100 MB/s y transferir un byte ocupa el bus 4 ns. ¿Ocupación del bus y velocidad efectiva?

8. CPU a 1 GHz con instrucciones de 3 ciclos, bus de 64 bits por ciclo, DMA por robo de ciclos para un bloque de 8 KiB. ¿Duración, uso del bus para E/S y CPU disponible?

9. Sin coherencia por hardware, un disco escribe por DMA un bloque en un buffer que la CPU va a leer. ¿Qué debe hacer el driver?

10. Bus serie de 8 GHz (1 bit por ciclo), dispositivo a 30 cm, $c = 3 \cdot 10^8$ m/s. Con confirmación tras cada byte, ¿qué ancho de banda efectivo se obtiene?

11. Verdadero o falso: "Las MSI eliminan el cambio de contexto".

12. ¿Qué estrategia clásica de DMA no altera la velocidad de ejecución de la CPU y por qué está en desuso?